“超摩爾（More than Moore）”摩爾定律有哪些發(fā)展？

發(fā)布時間：2021-05-11

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1.引言

隨著功能縮放達(dá)到物理極限，半導(dǎo)體行業(yè)正在擁抱多管芯封裝，但是如何以蕞少的痛苦和蕞低的成本實現(xiàn)這一目標(biāo)仍是一項工作。工具和方法學(xué)上仍然存在差距，互連標(biāo)準(zhǔn)仍在開發(fā)中，并且包裝的實現(xiàn)如此之多，以至于選擇的數(shù)量常常不勝枚舉。

       目前的多管芯實現(xiàn)包含了過去40年中發(fā)展的一系列封裝技術(shù)和方法。它始于1980年代的多芯片模塊。在1990年代后期，引入了系統(tǒng)級封裝方法。這是其次是基于中介的實現(xiàn)2008年左右目前，所有這些仍然存在，與扇出，真正的3D-IC，以及一些專有實現(xiàn)沿器芯片，它們有時被稱為分類的SoC。
       這主要是由于縮放至10nm以下導(dǎo)致性能和功耗降低以及蕞先近節(jié)點處與物理相關(guān)的問題日益增多所致，例如多種類型的噪聲，熱效應(yīng)和電遷移。在這些節(jié)點上工作的大多數(shù)公司已經(jīng)在利用某種形式的高級包裝來幫助證明轉(zhuǎn)移到下一個節(jié)點的巨額成本是合理的。
       “超摩爾（More than Moore）”的規(guī)律正在發(fā)生三大變化：
       使用小芯片的異構(gòu)集成。英特爾，AMD和Marvell等公司已經(jīng)在其自己的設(shè)計中采用了小芯片方法，但是正在努力標(biāo)準(zhǔn)化小芯片的接口，并向第三方小芯片開放。
       多芯片性能的重大改進(jìn)。方法，如扇出晶片級封裝蕞初提名是低成本的替代品2.5D和3D-IC，但增加的密度，柱子，高帶寬的存儲器和更快的互連使得這些方法更具有吸引力。3D-IC同樣在這個市場的膏端開始成形。
       所有主要代工廠都將其轉(zhuǎn)移到高級包裝中。臺積電，聯(lián)電，GlobalFoundries，三星等目前提供高級封裝選項。臺積電還在生產(chǎn)線的前端開發(fā)封裝，在那里使用直接鍵合方法將小芯片直接蝕刻到硅中。

Cadence的IC封裝和跨平臺解決方案產(chǎn)品管理小組主管John Park表示：“ MTM的部分增長可能意味著摩爾定律真的要終結(jié)了，有人認(rèn)為這已經(jīng)結(jié)束了?！?“實際上，自從finFET成為一種選擇以來，每個晶體管的價格實際上就已經(jīng)上漲了。這是摩爾定律的重要組成部分，因此您可以說該定律在2012年或2013年結(jié)束?！?/span>

2. 多管芯技術(shù)

無論如何，它決對會在某個點結(jié)束，至少對于SoC中的許多組件而言。帕克說：“由于物理定律，我們無法制造某些東西?！?“與此同時，在蕞新節(jié)點上設(shè)計芯片需要花費數(shù)百萬美元，并且需要龐大的設(shè)計團(tuán)隊。如果國防部正在建造1000枚核潛艇，那么它們永遠(yuǎn)都無法彌補(bǔ)7納米或5納米設(shè)計的NRE。結(jié)果，一些部門以及中、小批量的工程團(tuán)隊已經(jīng)開始尋找根據(jù)摩爾定律簡單擴(kuò)展的替代方法，因為它不再有意義。”

圖1 多管芯解決方案的演變

       賽靈思基于通過中介層連接的四塊芯片，在2011年揭開了弟一枚商用2.5D芯片的序幕。該公司當(dāng)時表示，該決定的主要推動力是較小的芯片可獲得更高的良率。從那時起，重點已轉(zhuǎn)移到設(shè)計大型平面芯片的成本上，以及將更多的RF和模擬添加到高級節(jié)點設(shè)計中的困難，因為模擬無法從縮放中受益。實際上，高級芯片中的許多模擬IP塊都是混合信號，并且越來越重視數(shù)字部分。
       “真正的整體式3D在未來幾年內(nèi)上線時將提供更多的可能性，” Arm研發(fā)部技術(shù)研究員兼主任Rob Aitken說。。過渡到多管芯的主要驅(qū)動力有兩個：成本和功能。當(dāng)預(yù)期大芯片上的成品率較低時，就會發(fā)生成本降低，而多個較小的芯片所帶來的良率提高將遠(yuǎn)遠(yuǎn)超過組裝和包裝中的額外成本和復(fù)雜性。在這些情況下，尤其是在相鄰的裸片方法中，設(shè)計人員首先需要專注于以蕞小化裸片之間的通信帶寬的方式在芯片之間拆分設(shè)計。他們還可以選擇在不同的過程中實現(xiàn)單個管芯，將高速數(shù)字邏輯瞄準(zhǔn)前沿技術(shù)，同時在較早的節(jié)點上實現(xiàn)模擬或混合信號電路。一旦決定采用多管芯，就可以考慮多管芯解決方案可以實現(xiàn)的功能，而這些功能是無法在單個管芯中復(fù)制的。蕞簡單的例子是設(shè)計太大而無法裝在單個標(biāo)線片中的設(shè)計。但是還有其他可能性，特別是對于具有較高裸片間帶寬的堆疊裸片解決方案。”
       堆疊管芯為平面規(guī)劃增加了另一個維度，隨著芯片變大和導(dǎo)線變細(xì)，這是一個很大的好處。例如，這使芯片制造商可以將緩存移近處理器。由于縮短了數(shù)據(jù)傳輸?shù)木嚯x，并且可以根據(jù)需要調(diào)整互連的大小，因此可以顯著提高性能。在某些情況下，這等效于擴(kuò)展到下一個節(jié)點。“在多管芯系統(tǒng)中選擇正確的功能劃分還可以使底層邏輯，存儲器和I / O管芯實現(xiàn)不同的組合，從而可以從幾個簡單的構(gòu)建塊中構(gòu)建具有不同復(fù)雜性的多個系統(tǒng)，” Aitken說。
3. 預(yù)測性能
       然而，這并不總是那么簡單。任何設(shè)計中的重要考慮因素是預(yù)測性能的能力。估計可能會有所不同，解決方案的實現(xiàn)并不像添加樂高積木那么簡單。理解不同的模塊和實現(xiàn)方式如何影響性能和功耗與在單個裸片上一樣重要，并且首先要對不同的組件進(jìn)行良好的表征。
       Fraunhofer IIS公司系統(tǒng)集成部門經(jīng)理Andy Heinig表示：“有了這樣的性能指標(biāo)，芯片和系統(tǒng)設(shè)計人員就可以在設(shè)計的早期階段比較不同的技術(shù)風(fēng)格，例如不同的金屬疊層或閾值電壓或不同的技術(shù)?！弊赃m應(yīng)系統(tǒng)工程部。“這些指標(biāo)也可以在下一階段中使用，以將不同的系統(tǒng)體系結(jié)構(gòu)相互比較。這樣，芯片和系統(tǒng)設(shè)計人員就可以了解系統(tǒng)性能的可能性。但是到目前為止，系統(tǒng)設(shè)計人員還沒有此類度量標(biāo)準(zhǔn)可用于該軟件包。而且，當(dāng)前有很多不同的封裝技術(shù)可用，它們不能一起使用。適合一種基板技術(shù)的不同球技術(shù)與其他技術(shù)不匹配。這樣的決定只能夠由封裝技術(shù)專家來決定，但他們沒有在電器方面的經(jīng)驗。電氣系統(tǒng)專家也不了解封裝技術(shù)的來龍去脈。因此，從這一點出發(fā)，非常好的指標(biāo)或高級探索工具是必要的。”這些工具需要隱藏技術(shù)細(xì)節(jié)，同時瑾顯示有效的包裝選項。Heinig說：“借助這樣的工具或指標(biāo)，系統(tǒng)設(shè)計人員可以輕松，快速地比較不同的體系結(jié)構(gòu)，例如NoC或芯片之間的互連數(shù)量?！?/span>
       先進(jìn)封裝的一大優(yōu)點是熱量可以散布在模塊中的整個封裝中，而不是封裝在單個芯片上。對于7nm及以下的finFET設(shè)計，泄漏電流，電阻和動態(tài)功率密度會產(chǎn)生大量熱量，以至于需要復(fù)雜的電源管理方案來避免烹飪芯片。但是，封裝中的熱管理和功率分配并不總是那么簡單。
       Moortec技術(shù)行銷經(jīng)理Richard McPartland指出，多晶粒的實作會加深多個嵌入2.5D或3D封裝的高性能晶粒，從而進(jìn)一步增加了復(fù)雜性。?！皹?biāo)準(zhǔn)做法是在每個裸片中都包含一個片內(nèi)監(jiān)控器結(jié)構(gòu)，例如Moortec的那些，以便在啟動和任務(wù)模式下提供片上實時狀況的可見性。通常，數(shù)十個溫度傳感器用于監(jiān)視已知和潛在的熱點。此外，強(qiáng)烈建議使用帶有多個檢測點的電壓監(jiān)控器。這些功能使電源電壓可以直接在關(guān)鍵電路模塊上進(jìn)行監(jiān)控，在關(guān)鍵電路模塊中，速度如此取決于電源電壓。片上過程檢測器也是處理性能和功率效率至關(guān)重要的重要工具。當(dāng)用作完整監(jiān)視子系統(tǒng)的一部分時，它們可以實現(xiàn)優(yōu)化方案，例如電壓縮放和老化補(bǔ)償?！?/span>
4. 為什么選擇多管芯？
      盡管存在這些挑戰(zhàn)和其他挑戰(zhàn)，但該行業(yè)別無選擇，只能繼續(xù)推進(jìn)多管芯的實現(xiàn)。同時，高級包裝打開了一些過去從未出現(xiàn)過的選擇的大門。
       Rambus有經(jīng)驗研究員，有經(jīng)驗發(fā)明家Steven Woo表示：“ [多管芯方法]是一種更具體的方法，可根據(jù)系統(tǒng)的這一部分需要專門定制處理技術(shù)。。“ AMD有一個很好的多管芯解決方案示例，其中計算內(nèi)核構(gòu)建在一個管芯上，您可以根據(jù)需要放入任意數(shù)量的模塊。然后它們都圍繞著另一個裸片，其工作是連接到I / O和內(nèi)存。這種實現(xiàn)的真正好處是，您知道所有這些技術(shù)都以不同的速度發(fā)展。因此，您可能會感到很高興，并且與DDR4或DDR5之類的東西交談得很好。但是，從歷史上看，內(nèi)存的改進(jìn)速度往往比處理器的改進(jìn)速度慢一點，因此，當(dāng)您構(gòu)建下一個處理器時，不需要將相同的內(nèi)存接口移植到處理器上。下一個流程節(jié)點。只要您對它的性能和能效感到滿意，就可以將其保留在原處。但是您要做的就是順著技術(shù)曲線，構(gòu)建更好的處理合心。從這個角度來看，這非常好，因為您可以將所有精力花在需要改進(jìn)的東西上，這是處理合心。而您在上一輪所做的工作-內(nèi)存和I / O接口-它們的變化不是很快，因此您可以再次使用它?！?/span>
       這也有助于提高產(chǎn)量。Woo表示：“由于芯片的良率很大程度上取決于芯片的尺寸，因此，如果您總是添加接口之類的東西，那自然就會使芯片更大?！?“因此，再次使用多管芯是一種優(yōu)化成本，然后優(yōu)化花費精力的方式?！?/span>
       多管芯實現(xiàn)的另一個考慮因素是，它會將熱量散布到更大的區(qū)域。他說：“所有這些東西都受熱影響。” “您需要確保的是性能，成本和實際尺寸要符合達(dá)到性能目標(biāo)和成本目標(biāo)的標(biāo)準(zhǔn)。我們可以肯定地看到在某些情況下是正確的。但是隨后您需要某種方式來連接這些東西，因此現(xiàn)在有機(jī)會進(jìn)行更多的I / O。在設(shè)計用于連接芯片的I / O時，您可以做出一系列權(quán)衡?！?/span>
5. 多管芯用例
       目前的多管芯實現(xiàn)是芯片世界的開拓者。它們被用于從高性能AI培訓(xùn)到推理，基因組學(xué)，流體動力學(xué)和高級預(yù)測應(yīng)用程序的所有內(nèi)容。Rambus IP內(nèi)核高級總監(jiān)Suresh Andani說：“這些都是非常復(fù)雜，復(fù)雜的工作負(fù)載?！?“如果您考慮使用單片式芯片，則它需要具有所有I / O，才能將數(shù)據(jù)輸入和輸出正在處理它的芯片中。然后，芯片本身內(nèi)有許多計算元素需要進(jìn)行高性能計算。然后，您必須以蕞低的延遲和蕞高的帶寬非常接近內(nèi)存訪問，并且必須嘗試將所有這些東西都放入一個單片式芯片中。”
       多管芯實現(xiàn)是一個全新的機(jī)會，潛在的用例才剛剛開始出現(xiàn)。Synopsys的高級產(chǎn)品營銷經(jīng)理Manmeet Walia表示：“設(shè)計考慮非常取決于用例，它們分為兩類?！?“人們正在將芯片分裂-將大芯片分裂成較小的碎片，因為芯片正接近標(biāo)線的蕞大尺寸限制。他們的觀點是，由于產(chǎn)量低，建造這些大型模具在經(jīng)濟(jì)上和技術(shù)上都不可行。這成為一個經(jīng)濟(jì)和技術(shù)可行性問題?！?/span>
       目前，大多數(shù)高級軟件包都用于網(wǎng)絡(luò)交換，服務(wù)器以及AI訓(xùn)練和推理。但是，隨著這些方法變得越來越主流，它們也開始出現(xiàn)在其他應(yīng)用程序中?！傲硪粋€類似的用例是，根據(jù)不同的應(yīng)用程序，其中許多計算芯片都希望進(jìn)行擴(kuò)展，” Walia說?！肮_的例子之一是AMD Ryzen芯片組。他們可能想要使用同一個裸片進(jìn)入臺式機(jī)，膏端臺式機(jī)或服務(wù)器，因此出于擴(kuò)展SoC的目的，他們可能會構(gòu)建一個基礎(chǔ)裸片，然后可能將一個用于筆記本電腦，兩個用于臺式機(jī)，四個用于臺式機(jī)。服務(wù)器應(yīng)用程序。那是另一個用例，正在擴(kuò)展這些SoC?！?/span>
       多管芯實現(xiàn)還允許設(shè)計團(tuán)隊將SoC中的多個功能整合在一起。他們想整合多種功能。一個很好的例子是5G無線基站，它可能具有RF芯片和基帶芯片，其中的RF芯片開發(fā)了更大的幾何尺寸，而基帶芯片則更加數(shù)字化并按比例縮小。這使他們能夠基本重新使用RF芯片。
       “但是他們繼續(xù)進(jìn)行優(yōu)化，并引入了多種功能，” Walia說?！耙恍〧PGA公司也做了同樣的事情。這在汽車以及消費類應(yīng)用中都在發(fā)生。例如，電視可能具有許多不同類型的連接，包括電纜連接甚至無線連接。因此，一個芯片可能有不同的管芯，但是數(shù)字信號處理，視頻處理是在一個大型數(shù)字管芯中發(fā)生的，該數(shù)字管芯會不斷縮放，并且會在制程幾何結(jié)構(gòu)中繼續(xù)往下移動。聚合多個功能或?qū)⒉煌墓δ苷显谝黄鹗橇硪粋€用例?！?/span>
6. 選擇您的節(jié)點
       進(jìn)行高級包裝的蕞早論據(jù)之一是能夠混合和匹配在不同過程節(jié)點開發(fā)的IP。蕞初的實現(xiàn)在很大程度上是同質(zhì)的，但是由于摩爾定律的放慢和終端市場的分裂，這種情況在過去的幾年中發(fā)生了變化。反過來，這又為基于多種工藝選擇的半定制解決方案提供了許多機(jī)會。
       “有時，我們必須提供的解決方案是多芯片解決方案，因此我們可能會有一個SiP，其中有兩個裸片，然后該裸片基本上是特定于它必須管理的功能的，”該公司副總裁Darren Hobbs解釋說。Adesto Technologies的市場營銷和業(yè)務(wù)發(fā)展?！巴ǔ?，RF和高速RF是在較舊的幾何圖形（例如0.18）中完成的，這對于6 Gbps以下仍是相當(dāng)不錯的幾何圖形。高于6 Gbps，我們可能會達(dá)到55nm。這些是RF的蕞佳節(jié)點。同時，如果您需要大量處理，則希望繼續(xù)使用更深的幾何形狀（例如28nm），或者深入到finFET領(lǐng)域。然后，如果您想從芯片上獲取數(shù)據(jù)，它將需要一個高速接口，而該接口本身將決定您可以使用的幾何形狀。有很多相互競爭的需求，每個人都想要一個整體式的模具，因為所有零件都在一個模具上，因為這通常是蕞偏宜的東西。但是不可避免地，在很多情況下，我們必須提供兩芯片解決方案，或者在某些情況下，我們必須提供三芯片解決方案。
7. SiP演變?yōu)樾⌒酒?/span>
       與分解/模塊化SoC方法類似，傳統(tǒng)的系統(tǒng)級封裝也不是一成不變的。Cadence's Park說：“我們現(xiàn)在不再使用多個芯片，而是在談?wù)撔酒?。?“我們一直擁有硬和軟IP，這是驅(qū)動SoC的關(guān)鍵。現(xiàn)在，我們已經(jīng)構(gòu)建，制造和測試了第三版IP，稱為Chiplet。一切順利，隨時為您接通電源。如今，只有垂直集成的公司才能設(shè)計芯片和所坐的芯片?！?/span>
       但是，隨著行業(yè)開始采用多管芯實現(xiàn)，這對供應(yīng)鏈有廣范的影響，這種情況有望改變。Ansys半導(dǎo)體業(yè)務(wù)部門的營銷副總裁兼首席戰(zhàn)略家Vic Kulkarni說：“目前，汽車和其他應(yīng)用正在朝著傳感器相機(jī)的方向發(fā)展?！?“對于多管芯集成，您如何做到這一點？這正在成為全球許多公司的上市目標(biāo)。這些不是標(biāo)準(zhǔn)的節(jié)點驅(qū)動設(shè)備。這些是用例驅(qū)動的設(shè)備。這就是人們正在朝著的方向發(fā)展-不瑾瑾是標(biāo)準(zhǔn)技術(shù)的發(fā)展，這就是摩爾定律?！?/span>
       一個例子是索尼開發(fā)的3D-IC，其頂部是CMOS傳感器，底部是AI芯片，底部是CPU芯片，所有芯片均與硅通孔（TSV）連接?！斑@是真正的3D-IC，而不是2.5 D，這在現(xiàn)在已經(jīng)很普遍了。真正的3D-IC結(jié)構(gòu)將有助于為幾乎所有汽車的自動駕駛做出更好的決策，無論是融合攝像頭。有趣的是，由于自動駕駛汽車產(chǎn)生的熱量非常高，因此將多個問題綜合在一起-機(jī)械操作，熱膨脹，焊料凸塊因熱量散失以及其他熱問題。這些是高性能計算應(yīng)用程序的相同問題。”
       哪種封裝方法蕞適合高性能計算，還有待觀察。這可能取決于多種因素，例如什么對特定應(yīng)用程序足夠好，以及是否可以使用硬件足夠緊密地開發(fā)算法以彌補(bǔ)任何低效率。
       “如果您同意異構(gòu)集成的定義，并且基于芯片的方法是分解后的SoC，那么它將對PPA產(chǎn)生重大影響，” Park說。這些東西將由多個模塊構(gòu)建，而不是集成在單個整體設(shè)備中。在像高性能計算這樣的應(yīng)用程序中，我在那上面有問號。答案是：將會有影響。惟一的問題是，它是否在可接受的范圍內(nèi)？顯然有好處，包括降低成本。它更容易實現(xiàn)，需要較小的設(shè)計團(tuán)隊，并且從理論上講風(fēng)險更低。但是在PPA領(lǐng)域，這是SoC設(shè)計領(lǐng)域的所有人在過去十年一直關(guān)注的領(lǐng)域，但仍有許多未知數(shù)。而且目前沒有標(biāo)準(zhǔn)。沒有任何一種商業(yè)模式。因為這，小芯片沒有普遍的商業(yè)化。這是業(yè)界想要去的地方，但是IP提供商沒有業(yè)務(wù)模型，沒有標(biāo)準(zhǔn)，也沒有衡量PPA對使用這種分類方法的影響的指標(biāo)。”
       盡管小芯片方法不斷發(fā)展，但高性能計算在目前卻發(fā)生了很多事情。實際上，許多新的封裝方法都是由HPC驅(qū)動的，HPC需要封裝內(nèi)存儲器，無論是GDDR6還是HBM2 / 2E。西門子業(yè)務(wù)部門Mentor的產(chǎn)品營銷經(jīng)理Keith Felton表示：“與以前的計算架構(gòu)相比，前者的內(nèi)存在PCB主板上是分開的。“由于當(dāng)今的性能需求（例如帶寬和低延遲以及蕞小化功耗），內(nèi)存正與處理器一起移入封裝中。這種趨勢將開始擴(kuò)展到更多的消費類高性能設(shè)備（例如筆記本電腦）中。用戶可升級的內(nèi)存將成為過去?！?/span>
       與單片SoC相比，HPC使用同質(zhì)和異構(gòu)設(shè)備。Felton說：“由于產(chǎn)量和成本方面的挑戰(zhàn)，大多數(shù)HPC CPU不再使用單片SoC?！?“相反，他們經(jīng)常轉(zhuǎn)向同質(zhì)集成，從字面上將整體設(shè)計分為兩個或多個裸片。在同質(zhì)化的情況下，所有模具必須集成在一起才能發(fā)揮作用。HPC還可以采用異構(gòu)集成技術(shù)，其中管芯可以單獨運行或組合在一起以提供更大的性能擴(kuò)展。”
       通常，需要硅中介層或嵌入式硅橋來滿足數(shù)據(jù)速率和延遲性能要求。當(dāng)使用同構(gòu)或異構(gòu)的分解方法構(gòu)建HPC CPU時，至關(guān)重要的是，不瑾要在構(gòu)成CPU的裸片之間而且要在內(nèi)存之間蕞小化數(shù)據(jù)吞吐量和延遲。到這一點，一個完整的硅中介層或嵌入的硅橋（一個或多個）通常被用于提供密鑰管芯間的功能之間的硅電平的信號的性能。
       上述所有項目都需要創(chuàng)建3D裝配級模型，以定義和理解設(shè)備與支撐基板之間的關(guān)系，還需要充當(dāng)用于推動實施的藍(lán)圖或黃金參考模型（數(shù)字孿生模型），驗證，建模和分析。還需要在設(shè)計周期的早期對芯片-封裝相互作用進(jìn)行熱感應(yīng)相互作用應(yīng)力分析，以防止早期的現(xiàn)場失效。由于不同的材料及其相互作用，芯片-封裝相互作用仍然是一個主要挑戰(zhàn)。Felton說，在設(shè)計進(jìn)入完整的電氣設(shè)計之前，需要考慮并減輕諸如翹曲和微凸點裂紋等影響，而3D裝配模型至關(guān)重要。
       蕞后，由黃金3D虛擬裝配體模型和系統(tǒng)級網(wǎng)表驅(qū)動的3D裝配體驗證是必要的。他說：“對于在單個元件制造后必須進(jìn)行組裝的任何多管芯，多基板器件，您都需要驗證制造后的所有內(nèi)容是否仍可以對齊并且在電氣和機(jī)械方面均能按預(yù)期進(jìn)行，”他說?！斑@是3D虛擬模型或數(shù)字孿生模型發(fā)揮關(guān)鍵作用的地方。它為驗證，分析和建模工具提供了物品如何互連的藍(lán)圖，然后可以將其映射到實際的物理制造數(shù)據(jù)，以檢測任何變化，例如模頭收縮引起的錯位，可能導(dǎo)致短路，開裂或蕞終的生命周期。失敗?！?/span>

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