3D集成技術(shù)如何實現(xiàn)異構(gòu)集成

1. 簡介

在行業(yè)中，我們看到越來越多的通過2.5D或3D集成連接性通過異構(gòu)集成構(gòu)建系統(tǒng)的示例。這些選項有助于解決內(nèi)存問題，在受尺寸限制的系統(tǒng)中增加功能或提高大型芯片系統(tǒng)的良率。利用緩慢的邏輯PPAC（性能，功耗，面積成本），SoC（片上系統(tǒng)）的智能功能分區(qū)可以為擴(kuò)展提供另一個旋鈕。一個典型的示例是高帶寬內(nèi)存（HBM）堆棧，該堆棧由堆疊的動態(tài)隨機(jī)存取存儲器（DRAM）芯片組成，這些芯片通過短插入器鏈接直接連接到處理器芯片（例如GPU或CPU）。蕞近的例子包括在Intel的Lakefield CPU中進(jìn)行裸片堆疊，或者將來在AMD的7nm Epyc CPU中使用中介層上的小芯片。

2. 怎么實現(xiàn)

我們通過利用我們在不同領(lǐng)域（例如邏輯，內(nèi)存，3D…）所做的創(chuàng)新，在SoC級別上帶來收益。為了將技術(shù)選項與系統(tǒng)級別的性能聯(lián)系起來，我們建立了一個名為S-EAT（啟用先進(jìn)技術(shù)的系統(tǒng)基準(zhǔn)測試）的框架。該框架使我們能夠評估特定技術(shù)選擇對系統(tǒng)級性能的影響。例如：在緩存層次結(jié)構(gòu)的較低級別上，我們可以從片上存儲器的3D分區(qū)中受益嗎？如果將靜態(tài)隨機(jī)存取存儲器（SRAM）替換為磁性RAM（MRAM）存儲器，那么在系統(tǒng)級會發(fā)生什么？

作為說明，我們已使用該平臺找到了包含CPU以及L1，L2和L3緩存的高性能移動SoC的蕞佳分區(qū)。在傳統(tǒng)設(shè)計中，CPU將以平面配置駐留在高速緩存旁邊。我們評估了將緩存移至另一塊芯片的影響，該芯片與3D晶圓鍵合技術(shù)堆疊到了CPU芯片上。由于高速緩存和CPU之間的信號現(xiàn)在傳播的距離更短，因此可以期待速度和延遲的改善。仿真實驗得出的結(jié)論是，將L2和L3高速緩存移至頂層而不是僅將L1或同時將所有3個高速緩存移至頂層是蕞佳選擇。

為了能夠在高速緩存層次結(jié)構(gòu)的這些更深層次上進(jìn)行分區(qū)，需要高密度的晶圓間堆疊技術(shù)。我們已經(jīng)展示了700nm互連間距的晶圓間混合鍵合，并且相信鍵合技術(shù)的進(jìn)步將在不久的將來實現(xiàn)500nm間距互連。

3. 3D集成和異構(gòu)集成的關(guān)系

3D集成技術(shù)可實現(xiàn)異構(gòu)集成，例如使用Sn微凸點的管芯到管芯或管芯到硅的內(nèi)插器堆疊，或使用混合銅鍵合的管芯到硅的堆疊。生產(chǎn)中蕞仙進(jìn)的錫微凸點間距已達(dá)到約30μm飽和點。我們正在超越當(dāng)今可能的極限。我們已經(jīng)展示了一種基于Sn的微凸點互連方法，互連間距可降至7μm。這樣的高密度連接可充分利用直通硅過孔技術(shù)的全部潛力，并使裸片之間或裸片與Si-中介層之間的3D互連密度提高16倍以上。這樣可以大達(dá)減少HBM I / O接口的SoC面積要求（從6降至1 mm 2），可能會將與HBM存儲器堆棧的互連長度縮短多達(dá)1 mm。使用混合銅鍵合也可以將芯片直接鍵合到硅上。我們正在開發(fā)從晶片到晶片混合鍵合的知識，以高公差的拾取和放置精度開發(fā)出蕞小3μm間距的管芯到晶片的混合鍵合。

圖1  熔融鍵合實現(xiàn)3D集成

隨著SoC變得越來越異構(gòu)，芯片上的不同功能（邏輯，存儲器，I / O接口，模擬等）不必來自單一的CMOS技術(shù)。對不同的子系統(tǒng)使用不同的處理技術(shù)來優(yōu)化設(shè)計成本和產(chǎn)量可能會更加有利。這種發(fā)展也可以滿足更多芯片多樣化和定制化的需求。EVG的鍵合機(jī)系統(tǒng)是用于3D集成的合適的設(shè)備。關(guān)于3D集成的一些技術(shù)知識，請點擊這里?；蛘唿c擊圖片查看產(chǎn)品特點。

圖2  EVG晶圓鍵合機(jī)