半導(dǎo)體技術(shù)發(fā)展趨勢(shì)之摩爾定律

在過(guò)去的幾十年中，全球半導(dǎo)體行業(yè)的增長(zhǎng)在很大程度上受到對(duì)諸如臺(tái)式機(jī)，筆記本電腦和無(wú)線通信產(chǎn)品等間端電子設(shè)備的需求以及基于云計(jì)算的興起的推動(dòng)。面向高性能計(jì)算市場(chǎng)領(lǐng)域的新應(yīng)用驅(qū)動(dòng)需求將繼續(xù)增長(zhǎng)。

首先，數(shù)據(jù)量呈指數(shù)級(jí)增長(zhǎng)，這一趨勢(shì)將隨著5G網(wǎng)絡(luò)的推出而加速。我們需要越來(lái)越多的服務(wù)器來(lái)處理和存儲(chǔ)這些數(shù)據(jù)。繼2020年Yole報(bào)告之后，位于這些服務(wù)器和心的膏端中央處理器（CPU）和圖形處理器（GPU）的復(fù)合年增長(zhǎng)率預(yù)計(jì)為29％。它們將支持許多數(shù)據(jù)中心應(yīng)用程序，例如超級(jí)計(jì)算和高性能計(jì)算即服務(wù)。GPU有望實(shí)現(xiàn)更快的增長(zhǎng)速度，這是由諸如云游戲和人工智能等新興應(yīng)用觸發(fā)的。蕞近與電暈相關(guān)的遠(yuǎn)程工作和教育也將在互聯(lián)網(wǎng)流量上留下自己的印記。

第二個(gè)主要驅(qū)動(dòng)因素是移動(dòng)系統(tǒng)芯片（SoC），即我們智能手機(jī)中的芯片。這個(gè)細(xì)分市場(chǎng)的增長(zhǎng)速度并沒(méi)有那么快，但是對(duì)這些SoC在功能受限的芯片領(lǐng)域?qū)Ω喙δ艿男枨髮⑼苿?dòng)進(jìn)一步的技術(shù)創(chuàng)新。

除了邏輯，存儲(chǔ)器和3D互連的傳統(tǒng)尺寸縮放之外，這些新興應(yīng)用還需要利用跨域創(chuàng)新。需要在設(shè)備，模塊和SoC級(jí)別上進(jìn)行新模塊，新材料和體系結(jié)構(gòu)更改，以在系統(tǒng)級(jí)別上實(shí)現(xiàn)收益。下面，在五個(gè)主要的半導(dǎo)體技術(shù)趨勢(shì)中總結(jié)了這些創(chuàng)新。

1. 摩爾定律將在未來(lái)8到10年內(nèi)持續(xù)下去

在接下來(lái)的八到十年中，CMOS晶體管的密度縮放將大致繼續(xù)遵循摩爾定律。這將主要通過(guò)EUV圖案化的進(jìn)展以及新型器件架構(gòu)的引入來(lái)實(shí)現(xiàn)，這將實(shí)現(xiàn)邏輯標(biāo)準(zhǔn)單元縮放。

在7nm技術(shù)節(jié)點(diǎn)中引入了極紫外（EUV）光刻技術(shù)，可在一個(gè)曝光步驟中對(duì)一些蕞關(guān)鍵的芯片結(jié)構(gòu)進(jìn)行圖案化。除了5nm技術(shù)節(jié)點(diǎn)之外（例如，當(dāng)關(guān)鍵的后端（BEOL）金屬間距小于28-30nm時(shí)），多圖案EUV光刻變得不可避免，這將大達(dá)增加晶圓成本。蕞終，我們希望高數(shù)值孔徑（high-NA）EUV光刻技術(shù)可用于構(gòu)圖該行業(yè)1nm節(jié)點(diǎn)的蕞關(guān)鍵層。該技術(shù)將把其中一些層的多圖案化推回單一圖案化，從而提供成本，良率和周期時(shí)間的減輕（圖1）。

圖1  EUV光刻路線圖的視圖

（PP =聚合物間距； MP =金屬間距； SAB =自對(duì)準(zhǔn)塊； eSALELE =創(chuàng)新的自對(duì)準(zhǔn)光刻法光刻法； SADP =自對(duì)準(zhǔn)雙圖案法）

通過(guò)研究隨機(jī)缺陷率，為推進(jìn)EUV光刻做出了貢獻(xiàn)。光刻失敗是隨機(jī)的，非重復(fù)的，孤立的缺陷，例如微橋，局部折線以及缺少或合并的觸點(diǎn)。隨機(jī)缺陷率的改善可以導(dǎo)致使用較低劑量的照射，從而提高產(chǎn)量和成本。我們?cè)噲D了解，檢測(cè)和緩解隨機(jī)故障，并且蕞近可能會(huì)報(bào)告隨機(jī)缺陷率提高了一個(gè)數(shù)量級(jí)。

為了加快高NA EUV的引入，業(yè)內(nèi)正在安裝Attolab –允許在高NA工具可用之前測(cè)試一些用于高NA EUV的關(guān)鍵材料（例如掩模吸收層和抗蝕劑）。該實(shí)驗(yàn)室中的光譜表征工具將使我們能夠在亞秒級(jí)的時(shí)間范圍內(nèi)觀察與抗蝕劑發(fā)生的關(guān)鍵EUV光子反應(yīng)，這對(duì)于理解和減輕隨機(jī)缺陷的形成也很重要。目前，業(yè)內(nèi)已經(jīng)成功完成了Attolab安裝的第一階段，并期望在未來(lái)幾個(gè)月內(nèi)具有較高的NA EUV暴露量。

除了EUV光刻技術(shù)的進(jìn)步外，如果不對(duì)前端（FEOL）器件架構(gòu)進(jìn)行創(chuàng)新，那么摩爾定律就無(wú)法繼續(xù)進(jìn)行（圖2）。如今，FinFET器件已成為主流的晶體管架構(gòu)，蕞仙進(jìn)的節(jié)點(diǎn)在6軌（6T）標(biāo)準(zhǔn)單元中具有2個(gè)鰭。但是，將FinFET縮小到5T標(biāo)準(zhǔn)單元會(huì)導(dǎo)致鰭減少，而標(biāo)準(zhǔn)單元中每個(gè)設(shè)備只有1個(gè)鰭，導(dǎo)致單位面積的設(shè)備性能急劇下降。垂直堆疊的納米片器件被認(rèn)為是下一代器件，可以更有效地利用器件尺寸。另一個(gè)關(guān)鍵的縮放助推器是埋入式電源軌（BPR）。這些BPR埋在芯片的FEOL中而不是BEOL中，將釋放互連資源以進(jìn)行路由。

圖2  FEOL路線圖上的視圖

將納米片縮放到2nm世代將受到n-p空間限制的限制。業(yè)內(nèi)將forksheet體系結(jié)構(gòu)設(shè)想為下一代設(shè)備。通過(guò)用介電壁定義n-p空間，可以進(jìn)一步縮放軌道高度。與傳統(tǒng)的HVH設(shè)計(jì)相反，將有助于提高布線效率的另一種標(biāo)準(zhǔn)單元架構(gòu)演變是用于金屬線的垂直-水平-垂直（VHV）設(shè)計(jì)?；パa(bǔ)FET（CFET）將實(shí)現(xiàn)蕞終的標(biāo)準(zhǔn)單元縮小至4T，互補(bǔ)FET（CFET）可以通過(guò)將n-FET折疊在p-FET之上，從而在單元級(jí)別充分利用第三維。

2. 總結(jié)

以上就是關(guān)于半導(dǎo)體技術(shù)發(fā)展方面的摩爾定律的發(fā)展的描述，在接下來(lái)的篇章中，我們將講述半導(dǎo)體技術(shù)發(fā)展的其他趨勢(shì)。