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在微系統(tǒng)集成中使用的倒裝芯片工藝技術(shù)（凸點工藝）

發(fā)布時間：2020-05-14

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1 倒裝芯片凸點工藝

芯片凸點是 FC 互連中的關(guān)鍵組成部分之一，具有在芯片與基板間形成電連接、形成芯片與基板間的結(jié)構(gòu)連接以及為芯片提供散熱途徑三個主要功能。

1. 1 凸點下金屬化層

在芯片表面金屬層上制備芯片凸點時，為了防止封裝中的金屬及污染離子向芯片表面金屬層擴散造成腐蝕或形成硬脆的金屬間化合物 ( Intermetallic Compound，IMC) ，降低互連系統(tǒng)的可靠性，需要在芯片表面金屬層與芯片凸點之間添加凸點下金屬化層 ( Under Bump Metallurgy，UBM) 結(jié)構(gòu)作為過渡層。如圖 3 所示，UBM 結(jié)構(gòu)包括覆蓋在芯片金屬層上的粘接層、阻擋層、潤濕層和抗氧化層。

FC 芯片 UBM 示意圖

圖 3 FC 芯片 UBM 示意圖

Fig. 3 Schematic diagram of UBM

其中，粘接層能夠增強凸點和芯片金屬化層、芯片鈍化層之間的粘接力，提供牢固的鍵合界面，典型的粘接層材料有 Cr、Ti、Ni、W、TiW 和鋅酸鹽等。阻擋層的作用是防止金屬、污染離子向芯片金屬層和粘接層擴散，阻擋層材料常采用 Cr、W、Ti、TiW、Ni 或 Cr-Cu。阻擋層上面是潤濕層，可以為其上的凸點提供潤濕對象，與凸點發(fā)生反應(yīng)生成 IMC 并形成鍵合（晶圓鍵合機），典型的潤濕層金屬有 Cu、Ni、Pd 和 Pt。UBM 的最外層是可選擇使用的抗氧化層，目的是防止?jié)櫇駥拥难趸?，主要材料為很薄?Au 層［2］。

UBM 的制作主要由物理氣相沉積 ( Physical Vapor Deposition，PVD) 工藝完成，PVD 可分為蒸鍍 ( Evaporation) 和濺射 ( Sputtering) 兩種，前者利用高溫將金屬熔融蒸發(fā)后鍍覆于晶圓上，后者利用高速粒子沖擊靶材激發(fā)出的靶材表面原子或分子落在晶圓上，兩種工藝均需在真空條件下完成?？紤]到蒸鍍成本較高，目前 UBM 多數(shù)由濺射工藝制作。

1. 2 C4 凸點

最早的 FC 晶圓 C4 凸點制造技術(shù)是 IBM 公司開發(fā)的蒸鍍工藝，目前最常用的方法是電化學沉積或電鍍工藝。芯片凸點的蒸鍍工藝流程如下: 將鉬掩模板對中至晶圓，在晶圓上蒸鍍 UBM 層后進行焊料的蒸鍍，隨后移去掩模板，最后通過回流焊使焊料成為光滑的球型。蒸鍍工藝的缺點是蒸鍍工藝較低的材料利用率增加了成本，同時蒸鍍工藝得到的凸點節(jié)距較大，較難應(yīng)用于細節(jié)距芯片。芯片凸點的電化學沉積或電鍍工藝如圖4 ( a) 所示，采用濺射方法沉積UBM，然后在UBM 層上涂覆光刻膠，使用掩模板進行紫外線曝光，定義凸點的位置和形狀，在凸點位置電鍍一層 Cu 作為潤濕層，然后電鍍焊料，剝離光刻膠并用過氧化氫或等離子蝕刻去除其他位置多余的 UBM，最后對晶圓進行回流，在表面張力的作用下形成光滑的球型 C4 焊料凸點。電鍍工藝進行焊料凸點制作的成本效益好、良率高、速度快且凸點密度高。焊料還可以通過焊膏的絲網(wǎng)印刷工藝來實現(xiàn)，沉積 UBM 后，使用自動漏印板或絲網(wǎng)印刷結(jié)合精密漏印板，對特制的焊膏進行刮板印刷得到焊料圖形，并采用回流焊的方式使焊料凸點變?yōu)榍蛐汀＿@種方法雖然成本較低，但是所得凸點的形狀粗糙，且無法制作細節(jié)距凸點［2］。

焊料凸點的材料可以被分為三種: 熔點超過250℃ 的高溫焊料 ( 95% Pb-5% Sn 與 97% Pb-3% Sn 等) 、熔點為 200℃ ～ 250℃ 的中溫焊料 ( 96. 5% Sn- 3. 0% Ag-0. 5% Cu， 99% Sn-0. 3% Ag-0. 7% Cu 與96. 5%Sn-3. 5%Ag 等) 以及熔點低于 200℃ 的低溫焊料 ( 37% Pb-63% Sn 共晶，42% Sn-58% Bi 共晶以及 48%Sn-52%In 等) 。

C4 工藝可以達到較薄封裝外形和較高引腳密度的要求，且具有電性能優(yōu)良以及凸點芯片可返修等優(yōu)點。此外，C4 焊料凸點在熔融過程中的表面張力還可以幫助焊料與金屬層進行自對準，在一定程度上降低了對沉積精度及貼片精度的要求，一般 C4凸點芯片的焊料回流焊凸點節(jié)距可以小至 50μm［3］。在進行芯片與基板之間鍵合的過程中，大多數(shù)C4 凸點采用的（晶圓鍵合機）鍵合方法為回流焊工藝。涂敷助焊劑后，將FC 表面向下對齊貼裝至底部芯片或基板，進行回流焊?；亓骱腹に囘^程中，焊料融化并潤濕底部芯片或基板的技術(shù)層，表面張力作用下 FC 和底部芯片或基板發(fā)生自對準并形成冶金結(jié)合。冶金結(jié)合的過程即焊料與金屬層發(fā)生反應(yīng)生成穩(wěn)定的 IMC 的過程，Cu6Sn5 與 Cu3Sn 是（晶圓鍵合機）鍵合過程中最常見的IMC，產(chǎn)生于Sn 基焊料與Cu 發(fā)生反應(yīng)時。

1. 3 Cu 柱凸點

隨著 IC 集成度的提高，芯片凸點需要滿足細節(jié)距以及極細節(jié)距芯片的要求。而 C4 凸點回流后呈球型，尺寸較大，在節(jié)距較小時容易發(fā)生短路。因此，需要使用其他技術(shù)進行細節(jié)距芯片的凸點制作，C2 ( Chip Connection) 技術(shù)是其中的主流技術(shù)之一。C2 技術(shù)中使用的 Cu 柱直徑不受高度影響，可以實現(xiàn)更細節(jié)距凸點的制備，Cu 柱可以分為不帶焊料帽以及帶焊料帽的 Cu 柱。C2 凸點的制造工藝基本與 C4 凸點相同，如圖 4 ( b) 所示，只不過電鍍過程中不再是電鍍焊料而改為電鍍 Cu。在帶焊料帽 Cu 柱制造過程中，除了電鍍 Cu 還會在Cu 柱上再電鍍一層厚度較薄的焊料帽。因為 Cu 的熱導率 (400W/ ( m·k) ) 和電阻率 ( 0. 0172μΩ·m) 都優(yōu)于焊料 ( 55W/ ( m · k)～60W/ ( m · k) 和（0.12μΩ·m～0. 14μΩ·m)，因此與C4 技術(shù)相比，C2凸點有更好的電性能、熱性能和力學性能。但是由于 C2 凸點的焊料體積非常小，甚至在不帶焊帽的 Cu 柱凸點中沒有焊料的存在，C2 凸點的表面張力不足以執(zhí)行 Cu 柱與焊帽的自對準，故 C2 凸點的自對準性不如 C4 焊料凸點。

C4 凸點工藝流程

(a) C4 凸點工藝流程

帶焊帽 C2 凸點工藝流程

(b) 帶焊帽 C2 凸點工藝流程

圖 4 芯片凸點示工藝流程

Fig. 4 Processes of wafer bumping

C2 凸點的回流焊鍵合工藝過程與 C4 相同，涂敷助焊劑后，將 FC 對齊至底部芯片或基板，隨后通過回流焊進行鍵合（晶圓鍵合機），C2 回流焊凸點的間距可以小至 25μm［3］。

近年來，具有 C2 凸點的芯片向硅、陶瓷或有機封裝基板的熱壓鍵合成為研究熱點。C2 凸點熱壓（晶圓鍵合機）鍵合過程如下: 在焊料蓋、基板或兩者表面都涂覆助焊劑，隨后將 FC 拾取并對準放置在基板上，施加溫度熔化焊料的同時，施加較小的壓力將芯片固定在離底部芯片或基板一定距離的位置。與回流焊相比，C2 凸點的熱壓鍵合只能進行單個芯片的封裝，因此封裝效率較低，但是這種封裝方法可以使芯片上的 Cu 柱間距小至 8μm［3］。

不帶焊帽的 Cu 柱還可以采用 Cu 對 Cu 直接鍵合的方法進行鍵合，Cu-Cu 擴散鍵合可以滿足超細節(jié)距和超小焊盤尺寸的要求，焊盤間距小至5μm［3］。為了減少氧化物生成對鍵合質(zhì)量和可靠性的影響，Cu-Cu 鍵合通常使用熱壓鍵合的方法在高溫 ( 約 400℃ ) 、高壓和長時間 ( 60min ～ 120min)下進行，這對封裝的效率和可靠性都非常不利。Cu-Cu 鍵合也可以在室溫下進行，但室溫（晶圓鍵合機）鍵合在提高封裝效率、降低成本的同時，也必須滿足焊盤/ 布線/ 晶圓的平面化、保證鍵合表面平整及非常高的潔凈室等級等要求，才能獲得高質(zhì)量鍵合。Cu- Cu 鍵合目前主要用于晶圓對晶圓 ( Wafer to Wafer，W2W) 組裝，還沒有大規(guī)模生產(chǎn)及應(yīng)用。

1. 4 扇入及扇出型晶圓級封裝

扇入型晶圓級封裝，即晶圓級芯片尺寸封裝( Wafer-Level Chip Scale Package， WLCSP ) 。其制造工藝過程與 C4 焊料凸點基本一致，只不過沒有在晶片上芯片的原始焊盤上制造焊料凸點，而是通過添加再分布層 ( Ｒedistribution Layer，ＲDL) 將原始焊盤轉(zhuǎn)移 ( 扇入) 到芯片內(nèi)部，制造間距和尺寸均更大的焊盤，進而降低凸點制造的難度。ＲDL 是在晶圓表面沉積金屬層和介電層形成的金屬布線圖形，最常用的金屬材料和介電層材料分別為 Cu 和 SiO2 。ＲDL 的制造有兩種方法，第一種是以金屬層的干蝕刻方式來制作金屬導線，然后進行介電層的填充; 另一種是則是先在介電層上蝕刻金屬導線用的圖形，然后再電鍍金屬。通過ＲDL 可以實現(xiàn)芯片 I / O 端口的重新布局，將其布置到新的、節(jié)距占位更為寬松的區(qū)域，在 WLCSP中這個寬松區(qū)域即為芯片內(nèi)部，如圖 5 ( a) 所示。但隨著芯片不斷向小型化和多功能化方向發(fā)展，芯片所需的引腳數(shù)越來越多，要求芯片上的焊盤越來越小，直至芯片大小無法滿足日益增加的引腳數(shù)。這個問題可以通過扇出型晶圓級封裝( Fan-Out Wafer-Level Packaging，F(xiàn)OWLP) 來解決， FOWLP 封裝工藝流程簡單且成本低廉: 1) 劃切晶圓分離芯片，將芯片放置于帶有雙面熱解膠帶圓形或矩形的臨時載體上; 2) 使用環(huán)氧樹脂塑封料 ( Epoxy Mold Compound，EMC) 的壓縮成型方法對重新配置的載體進行一體成型，形成重構(gòu)晶圓 ( Ｒeconstituted Wafer) ; 3) 移除載體和雙面膠帶，并反轉(zhuǎn)整個重構(gòu)晶圓，在表面構(gòu)建用于信號傳輸?shù)?ＲDL; 4) 安裝焊球，并將重構(gòu)晶圓 ( 含良好芯片、ＲDL 和焊球) 切成單個封裝。FOWLP 通過ＲDL 將芯片 I / O 端口重新布局到芯片外部的 EMC 中，如圖 5 ( b) 所示。FOWLP 技術(shù)漸趨成熟，已經(jīng)量產(chǎn)且應(yīng)用在手機的射頻、電源管理、應(yīng)用處理器及儲存器的 ASIC 上。

扇入型封裝